Pada komputer, pipeline
adalah perpindahan overlapping atau secara berulang dari instruksi ke prosesor.
Pipelining menggunakan dasar dari pipeline, tanpa pipeline sebuah prosesor
mendapatkan instruksi pertama dari memori, melakukan operasi yang disebut for,
dan mendapatkan instruksi selanjutnya dari memori. Tetapi karena eksekusi tugas
yg berurutan dilakukan secara bersamaan, maka jumlah tugas yg dapat dieksekusi
dlm suatu waktu yg disediakan lebih tinggi.
Pipelining kadang dibandingkan
dengan manufaktur perakitan di mana bagian yang berbeda dari produk yang sedang
dikumpulkan pada saat yang sama meskipun pada akhirnya mungkin ada beberapa
bagian yang harus dikumpulkan sebelum yang lain. Pipeline dan pipelining juga
diterapkan pada memori kontrol komputer dan perpindahan data terhadap memori
yang berbeda diberbagai lokasi. Tujuan yg ingin dicapai dlm pipeline adalah
untuk meningkatkan throughput.
Lalu selain pipeline dan
pipelining, terdapat juga RISC. RISC merupakan desain CPU yang didasarkan pada
instruksi yang mudah dan high performance ketika digabungkan dengan arsitektur
mikroprosesor yang mampu menjalankan intruksi dengan sedikit siklus perputaran
mikroprosesor per instruksi. Ciri lain pada RISC adalah sistem tersebut
mengunakan load/store architecture, dimana mmori normalnya mengakses hanya
bagian dari intruksi secara spesifik, daripada mengakses sebagai bagian dari
instruksi lainnya seperti “add”.
Aspek komputasi yang ditinjau
dalam merancang mesin RISC adalah:
- - Operasi-operasi
yang dilakukan: Hal ini menentukan fungsi-fungsi yang akan dilakukan oleh CPU
dan interaksinya dengan memori.
- - Operand-operand
yang digunakan: Jenis-jenis operand dan frekuensi pemakaiannya akan menentukan
organisasi memori untuk menyimpannya dan mode pengalamatan untuk mengaksesnya.
- - Pengurutan
eksekusi: Hal ini akan menentukan kontrol dan organisasi pipeline. Eksekusi
Instruksi.
Dalam sejarah perangkat keras
komputer, beberapa awal CPU RISC menggunakan arsitektur yang sangat mirip, yang
sekarang disebut pipa RISC klasik. CPU tersebut adalah MIPS, SPARC, Motorolla
88000, dan yang terbaru adalah CPU DLX yang digunakan untuk edukasi. RISC
pipeline klasik mempunyai beberapa kategori seperti:
- - Classic
five stage RISC pipeline
Dasar five
stage pipeline pada mesin RISC adalah (Instruction Fetch “IF”. Instruction
Decode “ID”, Execute “EX”, Memory access “MEM”, Register write back “WB”).
- -Hazard
Hazard merupakan
istilah berbahaya untuk situasi dimana petunjuk pada pipeline menghasilkan output yang salah. Hazard sendiri
dibagi menjadi beberapa bagian yang diantaranya “Structure”, “Data”, “Control”.
- - Exeptions
Solusi yang
paling sederhana, yang disediakan oleh sebagian besar arsitektur adalah dengan membungkus
aritmatika. Angka-angka yang lebih besar dari nilai dikodekan maksimum mungkin
memiliki bit paling signifikan yang dikurangi sampai bit sesuai.
- - Cache miss
handling
Kadang cache data atau instruksi
tidak berisi data atau instruksi yang dibutuhkan. Dalam kasus ini, CPU harus
menghentikan operasi sampai cache dapat diisi dengan data yang dibutuhkan, dan
kemudian melanjutkan eksekusi. Masalah mengisi cache dengan data yang
dibutuhkan dan berpotensi menulis kembali ke baris memori cache tidak khusus
untuk untuk pipeline.
Source:
Computer
Architecture, A Quantitative Approach (Fifth Edition) - Morgan Kaufmann, 2011
ISBN 978-0123838728
Flynn, Michael
J. (1995). Computer architecture: pipelined and parallel
processor design. pp. 54–56. ISBN 0867202041.
Tidak ada komentar:
Posting Komentar